7.1编码器

7.2译码器

7.3数据选择器

7.4数据分配器

7.5数值比较器

7.6通过EPM240开发板验证组合电路;组合电路的特点是电路中任一时刻的输出仅仅取决于该时刻的输入，而与电路原来的输出无关。组合电路没有记忆功能，它只有从输入到输出的通路，没有从输出到输入的反馈回路。过去，许多常用的组合电路如编码器、译码器、数据选择器、多路分配器、数值比较器、加法器等已经由厂家制成中规模集成电路(MSI)芯片销售。可编程逻辑器件PLD、现场可编程门阵列FPGA器件的出现，使中规模、大规模组合集成电路可以由用户根据需要，通过VerilogHDL、VHDL等硬件描述语言进行设计，最终下载到PLD、FPGA中，完成预定的功能。;7.1编码器;将数字、文字、符号或特定含义的信息用二进制代码表示的过程称为编码。能够实现编码功能的电路称为编码器(Encoder)。

常用的中规模优先编码器有8线-3线优先编码器、10线-4线BCD优先编码器等。

表7.1为8线-3线优先编码器功能表。;用VerilogHDL设计的8线-3线优先编码器系统模块如下：;7.2译码器;译码是编码的逆过程。译码器(Decoder)可分为两种类型：一种是将一系列代码转换成与之一一对应的有效信号，可称之为唯一地址译码器，它常用于计算机中对存储器单元地址的译码，即将每一个地址代码转换成一个有效信号，从而选中对应的单元；另一种是将一种代码转换成另一种代码，所以也称为代码变换器，以显示译码器最为常见。

3线-8线译码器是最常用的二进制译码器。表7.2为3线-8线译码器的功能表。;用VerilogHDL设计的3线-8线译码器系统模块如下：;仿真测试模块如下：;3线-8线译码器的一种简洁设计。源程序如下：;7.3数?据?选?择?器;数据选择器又称为多路选择器MUX(Multiplexer)，它有n位地址输入、2n位数据输入和1位输出，在输入地址的控制下，可从多路输入数据中选择一路输出。

用VerilogHDL设计的32选1数据选择器系统模块如下：;在组合逻辑设计中，需要在敏感信号列表中包含所有的组合逻辑输入信号，以免产生锁存器。在大型的组合逻辑中比较容易遗忘一些敏感信号，因此在Verilog—2001中可以使用@*?包含所有的输入信号作为敏感信号。

仿真测试模块如下：;在XilinxISE13环境下得到的仿真波形(部分)如图7.3所示。;7.4数?据?分?配?器;数据分配器又称为多路分配器(DEMUX)，其功能与数据选择器相反，即将一路输入数据，根据n位地址送入2n个数据输出端。

用VerilogHDL设计的1路输入到32路输出数据分配器系统模块如下：;测试模块如下：;在XilinxISE13环境下得到的1路输入到32路输出数据分配器仿真波形(部分)如图7.4所示。;7.5数?值?比?较?器;在数字电路中，数值比较器是对两个位数相同的二进制数A和B的大小进行比较的一种组合逻辑电路。比较的结果有三种情况：A??B，A??B，A?=?B。

比较器1用VerilogHDL建模，对两个4位二进制数A和B的大小进行比较。;7.6通过EPM240开发板验证组合电路;EPM240开发板第1个数码管在A、B、C按键控制下静态显示0～7。

七段数码管：?a1=对应器件91，b1=对应器件92，c1=对应器件95，d1=对应器件96，e1=对应器件97，f1=对应器件98，g1=对应器件99。电平为1，该段亮。

4个数码管选择：SEG1(dis1)对应器件1脚，SEG2(dis2)对应器件2脚，SEG3(dis3)对应器件3脚，SEG4(dis4)对应器件4脚。assigndis1=1; //禁止第1个数码管。

A=K1对应器件62脚，B=K2对应器件53脚，C=K3对应器件52脚。