基本信息

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文档摘要

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原理图/VHDL文本编辑;1.1设计输入(原理图／HDL文本编辑);2.HDL文本输入;1.2综合;1.3适配;1.4时序仿真与功能仿真;1.5编程下载;1.6硬件测试;设计流程归纳;减少对器件的触摸和损伤

不计较器件的封装形式;此接口既可作编

程下载口，也可作

JTAG接口;CPLD的JTAG方式编程;FPGA的JTAG/AS方式编程;主系统通用

10针标准

配置/下载接口;;3.1设计分析与实现;(1)计数器模块：设计有时钟使能的两位十进制计数器：en:计数使能；clk:待测频率；clr:清零；cout:进位输出；q[3..0]:BCD码个位数输出；q[7..4]:BCD码十位数输出；;(2)显示模块：设计有锁存功能的两位BCD码译码器：lock:锁存时钟，clk:显示时钟;(3)测频时序控制模块：设计3个控制信号：计数器计数信号en、清零信号clr、锁存信号lock。完成频率计自动测频功能。