《集成电路幅员设计》试验〔一〕：
三输入与或门设计
一．设计目的
1、把握使用Ledit软件绘制根本的元器件单元幅员。
2、把握数字电路根本单元CMOS幅员的绘制方法，并利用CMOS幅员设计简洁的门电路，然后对其进展根本的DRC检查。
3、学习标准规律单元的幅员绘制。
二．设计原理
〔一〕设计步骤：
1、设计参数设置：包括工艺参数设置〔理解TechnologyUnit和TechnologySetup的关系〕、栅格设置〔理解显示栅格、鼠标栅格和定位栅格〕、选择参数设置等
2、布局布线：安排各个晶体管、根本单元、简单单元在芯片上的位置，并且设计走线，实现管间、门间、单元间的互连。
4、尺寸确定：确定晶体管尺寸〔W、L〕、互连尺寸〔连线宽度〕以及晶体管与互连之间的相对尺寸等〔此次试验可以无视〕。
5、幅员编辑〔LayoutEditor〕:规定各个工艺层上图形的外形、尺寸和位置。
6、布局布线〔Placeandroute〕：给出幅员的整体规划和各图形间的连接。
7、幅员检查〔LayoutCheck〕：设计规章检验〔DRC,DesignRule
Check〕，能够找到DRC规章在幅员的应用点。
〔二〕设计目标：
1、满足电路功能、性能指标、质量要求。
2、尽可能到达面积的最小化，以提高集成度，降低本钱。
3、尽可能缩短连线，以削减简单度，缩短延时、改善牢靠性。
三．设计内容
用CMOS工艺设计一个三输入与或门F=A+B﹡C，进展根本的DRC检查。
四.评价标准
本次的试验作业旨在让同学通过亲身实践，对所学的CMOS集成电路设计有一个更系统更全面的了解，并且通过软件的使用，到达将来参与电路设计工作的的入门练习作用。
五．局部设计规章描述
设计规章是设计人员与工艺人员之间的接口与“协议”，幅员设计必需无条件的听从的准则，可以极大地避开由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规章主要包括几何规章、电学规章以及走线规章。其中几何设计规章通常有两类：
①微米准则：用微米表示幅员规章中诸如最小特征尺寸和最小允许间隔确实定尺寸。
②λ准则：用单一参数λ表示幅员规章，全部的几何尺寸都与λ成线性比例。
设计规章分类如下：
拓扑设计规章〔确定值〕：最小宽度、最小间距、最短露头、离周边最短距离。
λ设计规章〔相对值〕：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ〔λ由IC制造厂供给，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关〕。
①宽度规章〔widthrule〕：宽度指封闭几何图形的内边之间的距离。
图1.宽度规章
②间距规章〔Separationrule〕：间距指各几何图形外边界之间的距离。
同一工艺层的间距(spacing) 不同工艺层的间距(separation)图2.间距规章
③交叠规章〔Overlaprule〕交叠有两种形式：
一几何图形内边界到另一图形的内边界长度〔intersect〕
一几何图形外边界到另一图形的内边界长度〔enclosure〕
Intersect enclosure图3.交叠规章
④由于物理构造直接打算晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理幅员的设计与整个电路的性能
〔面积、速度、功耗〕关系亲热。另一方面，规律门周密的幅员设计需要花费很多的时间与精力。这在依据严格的限制对电路的面积和性能进展优化时是格外需要的。但是，对大多数数字VLSI电路的设计来说，自动幅员生成是更好的选择〔如用标准单元库，计算机关心布局布线〕。为推断物理标准和限制，VLSI设计人员对物理掩膜幅员工艺必需有很好的了解。由于物理构造直接打算晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理幅员的设计与整个电路的性能〔面积、速度、功耗〕关系亲热。CMOS规律门掩膜幅员的设计是一个不断反复的过程。首先是电路布局〔实现预期的逻
辑功能〕和晶体管尺寸初始化〔实现期望的性能标准〕。绘制出一个简洁的电路幅员，在图上显示出晶体管位置、管间的局部互连和接触孔的位置。
⑤局部MOS幅员设计规章
有了适宜的幅员构造后，就可以依据幅员设计规章利用幅员编辑工具绘出掩膜层。这个过程可能需要屡次反复以符合全部的设计规章，但根本布局不应有太大的转变。进展DRC〔设计规章检查〕之后，就在完成的幅员上进展电路参数提取来打算实际的晶体管尺寸，更重要的是确定每个节点的寄生电容。提取步骤完成后，提取工具会自动生成一个具体的SPICE输入文件。在就可以使用提取的网表通过SPICE仿真确定电路的实际性能，假设仿真出的电路性能〔如瞬态响应时间或功耗〕