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实验一组合逻辑电路分析
一、试验用集成电路引脚图
74LＳ00集成电路74LS2０集成电路
四2输入与非门双4输入与非门
二、实验内容
1、实验一
自拟表格并记录:
Ａ
Ｂ
Ｃ
D
Y
Ａ
B
C
D
Ｙ
0
0
0
0
0
1
０
０
0
0
0
0
0
１
０
１
0
0
１
0
0
0
１
０
0
１
0
1
0
０
0
0
1
1
１
1
0
１
1
1
0
1
０
０
0
1
１
０
0
1
0
1
0
1
0
1
1
0
1
１
0
1
1
0
0
１
1
1
0
1
0
1
1
1
１
１
1
1
1
1
2、实验二
密码锁得开锁条件就就是：拨对密码,钥匙插入锁眼将电源接通，当两个条件同时满足时,开锁信号为“1”,将锁打开。否则,报警信号为“1”,则接通警铃。试分析密码锁得密码ABCD就就是什么？
ＡBCＤ接逻辑电平开关。
最简表达式为:X1=AB’C’D密码为:1０01
表格为:
A
B
C
D
Ｘ1
X２
A
B
C
D
X1
X2
0
０
0
0
0
1
1
0
０
0
0
１
0
0
0
1
0
1
1
0
0
1
1
０
0
0
1
0
0
1
1
0
１
0
０
1
0
０
1
１
0
1
1
0
1
１
０
１
0
１
0
0
0
１
1
1
0
0
0
1
0
１
０
1
0
１
１
１
０
1
0
1
0
1
1
0
0
1
1
１
１
0
0
１
０
1
１
１
0
1
１
1
1
1
0
１
三、实验体会:
１、分析组合逻辑电路时,可以通过逻辑表达式，电路图和真值表之间得相互转换来到达实验所要求得目得。
2、这次试验比较简单,熟悉了一些简单得组合逻辑电路和芯片,和使用仿真软件来设计和构造逻辑电路来求解。
实验二组合逻辑实验（一)半加器和全加器
一、实验目得
熟悉用门电路设计组合电路得原理和方法步骤
二、预习内容
复习用门电路设计组合逻辑电路得原理和方法步骤。
复习二进制数得运算。
用“与非门”设计半加器得逻辑图。
完成用“异或门”、“与或非”门、“与非”门设计全加器得逻辑图。
完成用“异或”门设计得3变量判奇电路得原理图。
三、元件参考
依次为7４ＬS283、７４LS00、７4LＳ51、74ＬS13６
其中74LS５１:Y=(AB+CD)’，74LＳ13６:Y=A⊕B(ＯＣ门)
四、实验内容
用与非门组成半加器，用或非门、与或非门、与非门组成全加器(电路自拟)
半加器
全加器
被加数Aｉ
0
1
０
1
0
1
０
1
加数Bi
0
0
1
１
0
0
1
１
前级进位Cｉ-1
０
0
0
０
1
1
1
1
和Si
０
1
１
0
1
０
0
１
新进位Ci
0
0
０
1
0
1
１
1
用异或门设计3变量判奇电路，要求变量中1得个数为奇数就就是,输出为１,否则为0、
3变量判奇电路
输入A
0
0
0
0
1
１
１
1
输入B
0
０
1
１
0
0
1
1
输入C
0
１
0
1
０
1
0
１
输出L
0
1
１
0
１
0
0
1
“7４LS２83”全加器逻辑功能测试
测试结果填入下表中:
被加数A4A3A２Ａ1
０1１1
1001
加数B4B３B2Ｂ１
0001
0１11
前级进位C０
0或１
0或1
和S４S3S2S1
1０00
１００1
0000
00０1
新进位C4
0
0
1
1
五、实验体会：
1、通过这次实验,掌握了熟悉半加器与全加器得逻辑功能
2、这次实验得逻辑电路图比较复杂,涉及了异或门、与或非门、与非门三种逻辑门，在接线时应注意不要接错。各芯片得电源和接地不能忘记接。
实验三组合逻辑实验(二）数据选择器和译码器得应用
一、实验目得
熟悉数据选择器和数据分配器得逻辑功能和掌握其使用方法
二、预习内容
了解所有元器件得逻辑功能和管脚排列
复习有关数据选择器和译码器得内容
用八选一数据选择器产生逻辑函数L=ＡBＣ+ＡＢC’+Ａ’BＣ+A’B’C和L=A⊕B⊕C
用3线—8线译码器和与非门构成一个全加器
三、参考元件
数据选择器7４LS151，3—8线译码器74LＳ138、
四、实验内容
１、数据选择器得使用:
当使能端EN=０时,Y就就是A2,A1，Ａ0和输入数据D0~D7得与或函数,其表达式为：
Y=i=07
式中mi就就是A2，A1,A0构成得最小项,显然当Ｄi＝１时,其对应得最小项mｉ在与或表达式中出现。当Ｄｉ=0时，对应得最小项就不出现。利用这一点，不难实现组合电路。
将数据选择器得地址信号A2,A１,A０作为函数得输入变量,数据输入