;任务提出;任务分析;当第十六个CP脉冲下降沿到来时，计数器状态全部重新复位到Q3Q2Q1Q0=0000。以后，当CP脉冲下降沿到来时，计数器开始新的计数周期。
本设计采用74LS193为四位二进制可逆计数器。基本功能如下：
预置并行数据:当预置并行数据控制端LD为低电平时，不管CP状态如何，可将预置数P0P1P2P3置入计数器（为异步置数）；当LD为高电平时，禁止预置数。
可逆计数:当计数时钟脉冲CP加到Cpu端且Cpu为高电平时，在CP上升沿作用下进行加计数；当计数时钟脉冲CP加到CPL端且为高电平时，在CP上升沿作用下进行减计数。
本任务中当开关置1表明脉冲从74LS193的Cpu端输入，即加计数，计数器按0、1。。。。计数，输出端Q3—Q0输出相应的四位二进制数，作为74LS154的输入，74LS154是4-16线译码器，其输出的每个脚上分别接一个发光二极管，当计数从0到15时，输出分别为Y0。。。。Y15低电平，这样发光二极管就按顺序点亮，实现循环。如果输入计数脉冲从74LS193的Cpu端输入，则计数为减计数，发光二极管的顺序相反循环点亮。;;相关知识;常见的十进制计数器的集成器件有4位同步的74LS160与CC40160（直接清除）、74LS162与CC40162（同步清除）、74LS168（可预置可逆）、74LS190（可预置可逆）、74LS192与CC40192（可预置可逆）、74LS390（双4位）、74LS490（双4位）、74LS568（可预置可逆三态）、74LS690（可逆直接清除三态）、74LS692（可预置同步清除三态）、74LS696（可逆直接清除三态）。其它型号还有74LS176（可预置二—五—十进制）、74LS290（异步二—五—十进制）、74LS196（可预置二—五进制）、CC40102（可预置2位减法）、CC40103（可预置8位减法）。
下面介绍两种中规模集成计数器。;;1）功能简介;表3-4-14位同步二进制计数器74LS161功能表;在了解其逻辑功能的基础上，现在来理解逻辑符号中各引脚功能的含义。;①采用置0复位法;?;?;②采用预置数复位法;?;图3-4-5用CO置最小数法构成十进制计数器;④采用级联法构成任意进制计数器;除了采用级联置零复位法构成任意进制计数器外，也可采用级联进位输出置最小数法来实现。图3-4-7为用这种方法构成的125进制计数器。在图中只要将预置数置为28－125=131，即要求2D3、1D1、1D0接高电平，其余各置数端接低电平。;电路由四个主从JK触发器和三个与非门组成。为了增加使用的灵活性，触发器F0独立构成二进制计数器，它以CP0为计数脉冲输入端，以Q0为输出端。触发器F1、F2、F3构成五进制计数器，它们以CP1为计数脉冲输入端，以Q3为输出端。若在芯片外部将Q0与CP1相连，并将CP0为计数脉冲输入端，则在Q3Q2Q1Q0获得8421码的十进制输出；若在芯片外部将Q3与CP0相连，并将CP1为计数脉冲输入端，则在Q3Q2Q1Q0获得5421码的十进制输出。;②置9功能
当S9（1）、S9（2）全为1时，不论其它控制端为何状态，计数器被置成9，即Q3Q2Q1Q0=1001。置9功能也是异步方式。
③计数功能;;图3-4-10为用两片74LS290构成的48进制计数器。在图中高位和低位计数器仍接成8421码的十进制计数器，并将低位进位端Q3与高位CP0相连，然后将48所对应的输出状态译成两个芯片的置0信号。当计数到48个CP脉冲时，计数器的低位也就是十进制的个位，它的状态为1000（即8），而计数器的高位也就是十进制的十位，其状态为0100（即4），它们在48个CP脉冲输入后都置成0。这样就构成了M=48的计数器。;3．二进制加/减可逆计数器;1）74LS193的逻辑功能;2）工作原理;3）二进制可逆计数器74LS193加法计数功能测试;4）二进制可逆计数器74LS193减法计数功能测试;二、十进制计数器;2．十进制加减可逆计数器74LS192逻辑功能表;3.工作原理;任务实施;检测所用的芯片（74LS0074LS19374LS154发光二极管），按图4-1连接电路。先在电路板上插好芯片。在插接器件时，要注意芯片的豁口方向。同时要保证芯片的引脚与插座接触良好，引脚不能弯曲或折断。指示灯的正、负不能接反。在通电前先用万用表检测各芯片的电源接线是否正确。
三、电路调试
首先把脉冲发生电路输出的脉冲信号（可用函数信号发生器产生脉冲信号）接入74LS193的Cpu（5脚）端，这时观察发光二极管点亮情况，注意脉冲的频率，如果高于24HZ，人眼就分辨不出，所以要求脉冲频率要低。可用电路搭建秒信号发生器。;四、电路