4.3.3存储器子系统配置构造单个芯片的存储器只需从系统总线上连接地址、数据和控制信号。大多数存储器系统需要组合多个芯片。组合构造多位的存储器。连接芯片相应的地址和控制信号，数据引脚连到数据总线的不同位。2个8×2的芯片组合成一个8×4的存储器，如图4.6。组合构造多字。两个8×2芯片组成一个16×2的存储子系统，如图4.7（a）。图4.7（a）使用高位交叉（high-orderinterleaving），各芯片高位地址相同，同一芯片所有存储单元在系统内存中相邻。不一定非得如此。4.7（b）用的是低位交叉（low-orderinterleaving），各芯片低位地址相同。低位交叉能为流水线存储器访问提供速度上的优势，对能同时从多于一个存储器单元中读取数据的CPU来说，低位交叉也存在速度上的优势。共同的三位地址输入，共同的CE、OE信号。第一个芯片数据引脚连到数据总线的第3位和第2位，第二个芯片数据引脚则连在第1位和第0位。CPU读数据时，将地址放在地址总线。两芯片读取A2、A1、A0，执行内部译码。如果CE、OE有效，数据输出到数据总线的四位上。因为地址、使能信号相同，两芯片同时有效或无效。其行为像一个单一的8×4芯片，至少CPU的连接是一样的。图4.6由两个8×2ROM芯片构成的8×4存储器子系统上面芯片构成0到7（0000到0111）单元，下面芯片作为单元8到15（1000到1111）。上面芯片总置A3=0，下面芯片A3=1。A3=0时，上面芯片有效，下面芯片无效；A3=1时，情况相反。输出使能OE需要连接，才可输出数据。由于对应相同的数据位，两个芯片都连到数据总线的D1和D0上。图4.7两个8×2的ROM芯片构造16×2的存储器系统（a）高位交叉图4.7两个8×2的ROM芯片构造16×2的存储器系统（b）低位交叉上面芯片当A0=0或当地址位为XXX0时有效，此时，地址为0，2，4，6，8，10，12；下面的芯片当A0=1时有效，条件是地址为1，3，5，7，9，11，13，15。构造CE和OE的输入逻辑。OE较直接，CPU的控制信号，RD或RD’或别的，当它想要从主存读数据时设为有效，用此信号驱动OE即可。CE要确保正确的芯片方可输出数据。CE信号可利用未使用的地址位。图4.6中的8×4的存储器被用到6位地址线的系统中，假设芯片对应单元为0到7（000000到000111）。则A2，A1，A0用于选中芯片的某个单元，而A5，A4，A3在芯片有效时一定要是000。带控制信号的8×4的存储器如图4.8所示。该图包含信号，它是处理器提供的使用独立I/O的信号。图4.8带控制信号的8×2ROM芯片构造的8×4存储系统4.3.4多字节数据组成用多个字节表示整型、浮点或字符串数值，必须存储在多个单元中，CPU应定义数据在这些单元中的顺序。两种多字节数据排列顺序：大端(Big-endian)和小端(Little-endian)。在大端格式里，数值的最高字节存储在单元X中，次高字节存储在单元X+1中，以此类推。例如，十六进制值01020304H从单元100H开始存储，则存储结果如表4.1（a）所示。小端正好相反。最低字节存储在单元X中，次低字节存储在X+1中，以此类推。上例小端格式见表4.1（b）。表4.1数据结构（a）大端格式(b)小端格式同一字节的不同位也可以有大、小端结构。大端结构中，0位代表字节中最右边的位，最左边的位是位7。而小端结构中，最左边的位是位0，最右边的位是位7。端结构不会影响系统性能，不同端结构的CPU之间传输数据、要进行数据转换。例如，如果小端结构的计算机传输01020304H的数据给大端结构的计算机，而没有转换数据，那么该大端计算机读出的值为04030201H。对齐（alignment）。存储多字节值的起始单元刚好是某个多字节读取模块的开始单元。摩托罗拉68040CPU可以同时读单元100、101、102和103，但不能同时读单元101、102、103和104，则多字节值开始存储的单元可以为100，其地址要能被4整除，这样就保证该4字节值可在单独一个读操作中访问到。对齐的CPU具有更好的性能。4.3.5基本功能的拓展本章描述的存储器子系统对于较小的、嵌入式计算机而言是足够的。然而，个人电脑和大型主机，需要更复杂的层次结构。体积小、高速的cache存储器（cachememory）。数据从物理存储器中装