(4)集电极开路或三态输出缓冲器 为了扩展存储器的字数，常需将几片RAM的数据线并联使用；或与双向的数据总线相接。这就需要用到集电极开路或三态输出缓冲器。 此外，在有些RAM中为了节省功耗，采用浮动电源控制电路，对未选中的单元降低电源电压，使其还能维持信息，这样可降低平均功耗；在动态MOSRAM中，还有预充、刷新等方面的控制电路。第30页，共72页，星期日，2025年，2月5日3.地址译码的方式 地址译码有两种方式：一种是单译码方式或称字结构，适用于小容量存储器中；另一种是双译码，或称复合译码结构。 (1)单译码方式 在单译码结构中，字线选择某个字的所有位，图6-6是一种单译码结构的存储器，它是一个16字4位的存储器，共有64个基本电路。把它排成16行×4列，每一行对应一个字，每一列对应其中的一位。所以，每一行(四个基本电路)的选择线是公共的；每一列(16个电路)的数据线也是公共的。存储电路可采用上述的六管静态存储电路。第31页，共72页，星期日，2025年，2月5日第32页，共72页，星期日，2025年，2月5日 数据线通过读、写控制电路与数据输入(即写入)端或数据输出(即输出)端相连，根据读、写控制信号，对被选中的单元进行读出或写入。 因是16个字，故地址译码器输入线四根A0、A1、A2、A3，可以给出24=16个状态，分别控制16条字选择线。若地址信息为0000，则选中第一条字线；若地址信息为1111，则选中第16条字线。第33页，共72页，星期日，2025年，2月5日 (2)双译码方式 采用双译码方式，可以减少选择线的数目。在双译码结构中，地址译码器分成两个。若每一个有n/2个输入端，它可以有2n/2个输出状态，两个地址译码器就共有2n/2×2n/2=2n个输出状态。而译码输出线却只有2n/2+2n/2=2×2n/2根。若n=10，双译码的输出状态为210=1024个，而译码线却只要2×25=64根。但在单译码结构中却需要1024根选择线。 采用双译码结构的1024×1的电路，如图6-7所示。第34页，共72页，星期日，2025年，2月5日第35页，共72页，星期日，2025年，2月5日 其中的存储电路可采用六管静态存储电路。1024个字排成32×32的矩阵需要10根地址线A0～A9，一分为二，A0～A4输入至X译码器，它输出32条选择线分别选择1～32行；A5～A9输至Y译码器，它也输出32条选择线，分别选择1～32列控制各列的位线控制门。若输入地址为0000000000，X方向由A0～A4译码选中了第一行，则X1为高电平，因而其控制的1，1、1，2、…、1，32等32个存储电路分别与各自的位线相连，但能否与输入输出线相连，还要受各列的位线控制门控制。在A5～A9全为0时，Y1输出为“1”选中第一列，第一列的位线控制门打开。故双向译码的结果选中了1，1这一个电路。第36页，共72页，星期日，2025年，2月5日6.2.3RAM与CPU的连接 在微型计算机中，CPU对存储器进行读写操作，首先要由地址总线给出地址信号，然后要发出相应的是读还是写的控制信号，最后才能在数据总线上进行信息交流。所以，RAM与CPU的连接，主要有以下三个部分： (1)地址线的连接； (2)数据线的连接； (3)控制线的连接。第37页，共72页，星期日，2025年，2月5日 在连接中要考虑的问题有以下几个方面： (1)CPU总线的负载能力 CPU在设计时，一般输出线的直流负载能力为带一个TTL负载。现存储器都为MOS电路，直流负载很小，主要的负载是电容负载，故在小型系统中，CPU是可以直接与存储器相连的，而在较大的系统中，需要时就要加上缓冲器，由缓冲器的输出再带负载。 (2)CPU的时序和存储器的存取速度之间的配合问题 CPU在取指和存储器读或写操作时，是有固定时序的，就要由这来确定对存储器的存取速度的要求。或在存储器已经确定的情况下，考虑是否需要TW周期，以及如何实现。第38页，共72页，星期日，2025年，2月5日 (3)存储器的地址分配和选片问题 内存通常分为RAM和ROM两大部分，而RAM又分为系统区(即机器的监控程序或操作系统占用的区域)和用户区，用户区又要分成数据区和程序区。所以内存的地址分配是一个重要的问题。另外，目前生产的存储器，单片的容量仍然是有限的，所以总是要由许多片才能组成一个存储器，这就存在一个如何产生选片信号的问题。 (4)控制信号的连接 CPU在与存储器交换信息时，有以下几个控制信号(对8086来说)：IO/M#，RD#，WR#以及READY（或WAIT#）信