基于smic18mmrf工艺的10
位20M异步sarADC设计
目录
概述：3
一、顶层电路说明3
二、Bootstrap开关4
1.电路图和工作原理4
2.差分Bootstrap电路仿真5
拓展：相干采样和DFT分析：6
三、采样方式7
1.上极板采样和下级板采样电路7
2.非交叠时钟电路和仿真7
四、比较器8
1.StrongArm比较器电路图8
2.双尾电流两级动态比较器电路图9
3.比较器仿真10
五、比较器异步时钟11
1.同步时钟和异步时钟的区别11
2.异步环路控制方法和电路12
3.异步环路电路仿真13
六、动态sar逻辑13
1.同步sar逻辑：13
2.传统的异步sar逻辑14
3.动态sar逻辑14
4.sar逻辑仿真15
七、CDAC阵列及开关16
1.采样时序16
2.桥接CDAC结构17
3.CDAC开关电路图18
拓：电容分裂技术18
4.CDAC整体电路和仿真19
八、数据输出20
1.ADCcode同步输出电路20
2.理想DAC20
九、总体仿真21
概述：
本设计采用smic18mmrfCMOS工艺，使用栅压自举电路的采样开关，Vcm-based开关
时序上级板采样的DAC电容阵列，两级动态比较器，比较器异步时钟，SAR动态逻辑，DAC
电容开关控制电路，10位DFF，最后用10位理想DAC模块将数字码转换为10进制量进
行FFT分析，最终实现20MS/s采样频率下无噪声ENOB（有效位数)9.8。
此设计中，对于非理想因素，主要考虑SARADC的噪声的影响，而不考虑offset和
mismatch，但是这并不是说明实际设计SARADC时不需要解决offset和mismatch。例如，
针对比较器offset，虽然最终的结果只是使得共模固定偏移，不影响SARADC精度，但是却
限制了输入摆幅，在多通道ADC或有多个比较器应用的需求中，多个offset的失配更是会
造成很大的影响，因此不能忽视这一问题；而电容阵列mismatch也是实际芯片工艺中难以
避免的问题，尤其是当单位电容容值较小时，mismatch的影响更为显著。
设计中线性度与噪声的考虑：分辨率为10位，线性度需要达到10位，而噪声根据实
际需求决定。简单进行计算，ENOB下降0.3位=SNR（信噪比）下降1.8dB=噪声增大为原
1.5倍=热噪声等于0.5倍量化噪声。这个噪声主要由采样kT/C噪声和比较器来分，如果假
设采样kT/C噪声小于1/3的量化噪声，则比较器噪声要小于1/6倍量化噪声。
一、顶层电路说明
顶层cell是0_TB_TOP2_tb，0_TB_TOP1_tb是只有一个DAC的版本，一样的。
里面包括两个两个Bootstrap开关，两个CDAC阵列，一个动态LATCH比较器，一个异
步环路控制模块LATCH_loop，一个动态sar逻辑模块Dynamic_logic，10个DFF用作数据同
步输出，两个理想DAC模块用VerilogA写的。
二、Bootstrap开关
单MOS开关和传输门开关的阻抗线性度不能满足高精度应用要求，通常ADC中为了提
升采样电阻的线性度，一般采用栅压自举开关Bootstrap，将MOS的Vgs保持为一个恒值。
1.电路图和工作原理
最普通的结构，网上资料很多。一般地，采样开关的精度要比SARADC