第8章HDL描述及仿真;8.1可综合的VerilogHDL;常见的不可综合语句

1、延时符号

初学者在学习VerilogHDL时，由于对硬件设计理解不够深入，经常使用#字符来描述延时，但该语句不可综合，需要避免在RTL设计中采用。如下面所示代码，#1是不可综合语句，在使用综合工具进行综合时，会给出警告，并去除该延时，从而导致综合后的行为与HDL描述的行为不一致。

#1c=a;

2、If-else语句未写全

在使用always描述组合电路时，由于if-else语句未写全，导致产生latch。如下面所示代码，只写了if，没有写else。该语句在综合时，将产生Latch用