异步时序逻辑电路;异步时序逻辑电路的特点及模型; 2.异步时序逻辑电路的特点;;;脉冲异步时序逻辑电路的分析;;例分析以以下图所示脉冲异步时序逻辑电路，指出该电路功能。;⑴写出输出函数和鼓励函数表达式;⑵列出电路次态真值表
J-K触发器的状态转移发生在时钟端脉冲负跳变的瞬间，为了强调在触发器时钟端C1、C2何时有负跳变产生，在次态真值表中用“↓〞表示下跳。仅当时钟端有“↓〞出现时，相应触发器状态才能发生变化，否那么状态不变。;⑶作出状态表和状态图
根据次态真值表和输出函数表达式〔Z=xy2y1〕，可作出该电路的状态表和状态图如下。;⑷画出时间图并说明电路逻辑功能。
为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态表或状态图画出该电路的时间图如以以下图所示。;例：分析以以下图所示的脉冲异步时序电路;;;;;?画出时间图和说明电路功能
由状态图可知：该电路是一个八进制减1计数器，输出是借位信号。
;例异步时序电路以以下图所示，试分析其功能。;解由电路可知CP1=CP3=CP,CP2=Q1n,因此该电路为异步时序电路。
各触发器的鼓励方程为;由于各触发器仅在其时钟脉冲的下降沿动作，其余时刻均处于保持状态，故在列电路的状态真值表时必须注意。
(1)当现态为000时，代入Q1和Q3的次态方程中，可知在CP作用下,，由于此时CP2=Q1,Q1由0→1产生一个上升沿，用符号↑表示，故Q2处于保持状态，即。其次态为001。;(2)当现态为001时，，此时Q1由1→0产生一个下降沿，用符号↓表示，且
故Q2将由0→1，其次态为010。依此类推，得其状态真值表如下表所示。;状态真值表;根据状态真值表可画出状态迁移图以以下图所示
由此可看出该电路是异步五进制递增计数器，且具有自启动能力。;一、方法与步骤
⒈方法:脉冲异步时序逻辑电路设计的方法与同步时序
逻辑电路设计大致相同，主要应注意两个问题。;形成原始状态图和原始状态???;二、举例;相应二进制状态表为：;⑵确定鼓励函数和输出函数
假定状态不变时，令相应触发器的时钟端为0，输入端T任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲出现)，T端为1。;根据鼓励函数和输出函数真值表，并考虑到x为0时(无脉冲输入,电路状态不变)，可令各触发器时钟端为0，输入端
T随意。可得到简化后的鼓励函数和输出函数表达式如下：
C2=xy1y0；T2=1
C1=xy0；T1=1
C0=x；T0=1
Z=xy2y1y0;⑶画出逻辑电路图
根据鼓励函数和输出函数表达式，可画出实现给定要求的逻辑电路如以以下图所示。;;解：用Moore电路实现;?由观察法可见该表已是最简状态表，无需再化简。;?状态分配;;?确定鼓励函数和输出函数表达式;;1.概述;事实上，对上述特点可进一步理解如下：
●脉冲信号只不过是电平信号的一种特殊形式。 ;一、电平异步时序逻辑电路的结构特点;⒉组成
电平异步时序逻辑电路可由逻辑门加反
馈组成。;⒋电平异步时序逻辑电路的特点
电平异步时序电路具有如下特点：
;⑶输入信号的一次变化可能引起二次状态的屡次变化。;⒌输入信号的约束
(1)不允许两个或两个以上输入信号同时发生变化。
;二.电平异步时序逻辑电路的描述方法;流程表的一般格式如下表所示。;例如，用或非门构成的基本R-S触发器是一个最简单的电平异步时序逻辑电路。该电路的状态即输出，属于Moore型电平异步时序逻辑电路的特例。其激励方程为;3.总态图
电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一输入信号作用下，可能有一个稳态也可能有多个稳态，为了对电路的工作状态和逻辑功能作出确切的说明，除了流程表和常用的时间图外，引入了总态和总态图的概念。;一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下各稳定总态之间的转移关系以及各时刻的输出来表达的。总态图能够清晰地描述一