迟滞比较器的电路设计与仿真分析案例概述

1.1迟滞比较器的设计原理

1.迟滞比较器的核心电路设计

迟滞比较器的一个核心控制电路主要由两个子部分共同组成，分别是指用于实现迟滞式控制功能的内部差分控制输入输出级及其它相应的用于实现外部差分输出到单级函数转换的差分输出输入级，如图3-1所示。在核心电路中，M30和M49、M51和M34、M28和M6、M7和M26、M27和M29均严格匹配。定义S为第i个MOS管的宽长比，即Si=Wi/Li，并且PMOS的衬底都接VDD，NMOS的衬底都GND。

图3-1迟滞比较器核心电路

首先由摆率指标SR和CL算出“尾电流I的最小值：