基本信息
文件名称:《Verilog HDL数字集成电路设计原理与应用》课件第5章 2.ppt
文件大小:1.31 MB
总页数:373 页
更新时间:2025-09-05
总字数:约5.27万字
文档摘要
5.8.1门级延迟建模
在实际的电路中,任何一个逻辑门都具有延迟,信号从逻辑门的输入到输出的传输延迟可以通过门延迟来定义。用户可以通过门延迟来说明逻辑电路中的延迟,同时也可以指定输入端到输出端的延迟。
门级延迟可以分为如下四类:
(1)上升延迟:表示信号由0、x或z状态变化到1状态时受到的门传输延迟。
(2)下降延迟:表示信号由1、x或z状态变化到0状态时受到的门传输延迟。(3)到不定态的延迟:表示信号由0、1或z状态变化到x状态时受到的门传输延迟。
(4)截止延迟:表示信号由0、1或x状态变化到z状态时受到的门传输延迟。
由于多输入门(and、nan