VerilogHDL基本语法

运算符及表达式

过程语句（initial、always）

块语句（begin-end、fork-join）

赋值语句

条件语句

循环语句

task和function说明语句

;一、VerilogHDL基本语法;（3）标识符

标识符(identifier)是程序代码中给对象（如模块、端口、变量等）取名所用的字符串。

由字母、数字字符、下划线(_)和美元符号($)组成，区分大小写,其第一个字符必须是英文字母或下划线，不能是数字或$。以$开始的字符串