任务3温感探测功能设计与

开发;任务情报;ADC模块需要使用两个时钟：模拟电路时钟ADCLK，数字接口时钟PCLK4。两个时钟都来自时钟控制器中的分频器。ADCLK等效于PCLK2，与PCLK4是同步关系，PCLK4与ADCLK的频率比率关系为1：1，2：1，4：1，8：1，1：2，1：4。

ADCLK可以选择与系统时钟HCLK异步的PLL时钟源，此时PCLK4与ADCLK相同，为同步同频率关系。ADCLK的最高频率为60MHz。

ADC模块有多个通道，可配置为两个序列：序列A，序列B进行转换。序列A和B配有独立的通道选择寄存器ADC_CHSELRA，ADC_CHSELRB。寄存器每位代表一