3.多位二进制全加器一种四位并行输入，并行输出的全加器如下图:缺点：速度慢返回第61页，共99页，星期日，2025年，2月5日4.超前进位加法器电路中各位的进位信号由专门的进位信号产生电路（进位门）同时产生。一位全加器进位信号Ci分析：Ci=AiBiCi-1+AiBiCi-1+AiBiCi-1+AiBiCi-1=AiBi+(Ai⊕Bi)Ci-1=AiBi+(Ai+Bi)Ci-1令：Gi=AiBi（进位产生函数）Pi=Ai+Bi或Ai⊕Bi（进位传递函数）则：Ci=Gi+PiCi-1所以有：C0=G0+P0C-1 C1=G1+P1C0C2=G2+P2C1 C3=G3+P3C2第62页，共99页，星期日，2025年，2月5日各位的进位逐次代入得下式（式4.1）：C0=G0+P0C-1 C1=G1+P1C0=G1+P1G0+P1P0C-1C2=G2+P2C1=G2+P2G1+P2P1C0=G2+P2G1+P2P1G0+P2P1P0C-1C3=G3+P3C2=G3+P3G2+P3P2C1=G3+P3G2+P3P2G1+P3P2P1C-1=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C-1式4.1说明只要各位数据和低位进位同时输入，各位之间的进位信号与和就能同时产生。第63页，共99页，星期日，2025年，2月5日和的产生式3.2：S0=A0⊕B0⊕C-1S1=A1⊕B1⊕C0 S2=A2⊕B2⊕C1 S3=A3⊕B3⊕C2由式3.1和3.2可以构成四位超前进位加法器。超前进位四位二进制全加器7483/283逻辑符号如下图：C-1C3A3A2A1A0:被加数B3B2B1B0:加数C-1:进位输入(Cin)C3:进位输出(Cout)第64页，共99页，星期日，2025年，2月5日7483/283符号与引脚排列第65页，共99页，星期日，2025年，2月5日超前进位产生器74182符号G0~G3：进位产生输入P0~P3：进位传递输入G：进位产生输出G=G3+P3G2+P3P2G1+P3P2P1G0P：进位传递产生输出P=P3P2P1P0C-1：进位输入C0~C2：进位输出C0=G0+P0C-1 C1=G1+P1G0+P1P0C-1C2=G2+P2G1+P2P1G0+P2P1P0C-1第66页，共99页，星期日，2025年，2月5日超前进位产生器74182引脚排列第67页，共99页，星期日，2025年，2月5日二进制加法器的扩展例：用四位二进制加法器7483实现16位二进制加法运算。解：如下图所示，IC3~IC0为四位并行加法器或四位超前进位加法器。第68页，共99页，星期日，2025年，2月5日二进制加/减可控运算电路IC1：四位二进制加法器B’i=Bi⊕M M=0:B’i=Bi M=1:B’i=Bi返回C-1Co第69页，共99页，星期日，2025年，2月5日5.算术逻辑单元电路算术逻辑单元可对输入数据进行算数或逻辑运算。简单算术逻辑单元原理图如下：第70页，共99页，星期日，2025年，2月5日七段显示译码器原理电路第29页，共99页，星期日，2025年，2月5日7448显示功能：下表中：字段a~g，1----亮、0----灭输入端：1--高电平、0--低电平、X--任意态7448是一种集成共阴七段译码器第30页，共99页，星期日，2025年，2月5日7448功能表第31页，共99页，星期日，2025年，2月5日7448符号及引脚排列第32页，共99页，星期日，2025年，2月5日仅显