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基于ESD检测电路图的版图设计

【摘要】

在过去的20年里，CMOS技术逐渐变成了模拟集成电路的主流工艺。随着集成电路工艺的优化，晶体管特征尺寸已经缩减至深亚微米乃至纳米级别。器件物理尺寸的减小，极大的提高了电路的速率和集成度。然而，微米及以下的集成电路，却容易遭受到静电脉冲而失效，最明显的就是CMOS集成电路[1]，即ESD（Electro-Staticdischarge）静电释放的影响。

随着工艺尺寸不断的减小，静电释放（ESD）效应给集成电路带来的危害越来越显著。所以，ESD检测电路变得必不可少。而版图设计作为设计与制造之间的桥梁，在很大程度上也