9.其他议题

一、重命名模块名称二、命名规则三、重命名模块内信号名称四、参数化的Bundle五、FixedPoint六、assert七、总结目录 2

一、重命名模块名称 3

一、重命名模块名称Chisel生成Verilog的模块名默认使用Chisel中的类名。通过重写desiredName方法重命名生成Verilog的模块名。模块和黑盒都适用。 4

一、重命名模块名称例：ChiselVerilogclassCoffeeextendsBlackBox{

valio=IO(newBundle{

valI=Input(UInt(32.W))

va