********************************************3.4.2浮点乘法运算步骤：1.检测操作数是否为0。2.阶码相加。若阶码用移码表示，相加后要修正。浮点乘定点加、定点乘3.尾数相乘。相乘前不需对阶。设A=2×AW，B=2×BWAJBJAJ+BJA×B=2×(AW×BW)4.结果规格化。一般左规。例：现有两个浮点数x和y，他们的真值分别为x=0.100101×26和y=-0.101011×2-4。请计算x·y，要求分别写出运算结果的浮点数代码和十进制真值。其中阶码6位（含1位阶符），补码表示，以2为底；尾数7位（含1位阶符），补码表示。第55页，共73页，星期日，2025年，2月5日3.4.3浮点除法运算步骤：1.检测操作数是否为0。2.AMBM?浮点除定点减、定点除4.尾数相除。相除前不需对阶。设A=2×AM，B=2×BMAJBJ5.结果不再规格化。AJ-BJA÷B=2×(AW÷BW)3.阶码相减。若阶码用移码表示，相减后要修正。例：现有两个浮点数x和y，设x、y的阶码为补码形式，尾数为原码形式。x的阶码为0,010，尾数为0.1010；y的阶码1,111，尾数为0.1001。用浮点运算方法计算：x/y（阶码用补码加/减法，尾数用原码加减交替法）。第56页，共73页，星期日，2025年，2月5日3.5.1加法单元的设计1.加法单元的逻辑框图2.加法单元的逻辑电路图FASiAiBiCiCi－1Ai：被加数的第i位Bi：加数的第i位Ci－1：低位产生的进位Si：本位和Ci：向高位产生的进位≥1Ci⊕⊕SiAiBiCi－1第57页，共73页，星期日，2025年，2月5日AiBiCi-1SiCi0000111100000110110001101110100110010111真值表逻辑表达式Si＝Ai⊕Bi⊕Ci-1Ci＝AiBi＋(Ai⊕Bi)Ci-1第58页，共73页，星期日，2025年，2月5日3.5.2加法器及其进位链结构1.串行进位(行波进位)FAFAFAFAS16S15S2S1A16A15A2A1B16B15B2B1…C16C15C14C2C1C0串行进位的并行加法器，把n个全加器串接起来，可以进行两个n位数的相加。串行进位又称为行波进位，每一级进位依赖于前一级的进位，即进位信号是逐级形成的。加法器有串行加法器和并行加法器两种。串行加法器中，只有一个全加器，数据逐位串行送入加法器运算。并行加法器由多个全加器构成，位数取决于机器字长，数据各位同时运算。第59页，共73页，星期日，2025年，2月5日3.5.2加法器及其进位链结构2.组内并行、组间串行进位≥1≥1≥1≥1C1C2C3C4C0⊕⊕⊕⊕A1B1A2B2A3B3A4B4G4P4G3P3G2P2G1P1第60页，共73页，星期日，2025年，2月5日①小组进位信号的逻辑表达式已知Ci＝AiBi＋(Ai⊕Bi)Ci-1，令Gi＝AiBi，Pi＝Ai⊕Bi，则有Ci＝Gi＋PiCi-1，其中Gi是进位产生函数，Pi是进位传递函数。对于第一小组，有C1＝G1＋P1C0C2＝G2＋P2C1C3＝G3＋P3C2C4＝G4＋P4C3经变换得，C1=G1+P1C0C2=G2+P2C1=G2+P2G1+P2P1C0C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0第61页，共73页，星期日，2025年，2月5日①小组进位信号的逻辑表达式所以对于四个小组，分别有C4＝G4＋P4G3＋P4P3G2＋P4P3P2G1＋P4P3P2P1C0C8＝G8＋P8G7＋P8P7G6＋P8P7P6G5＋P8P7P6P5C4C12＝G12＋P12G11＋P12P11G10＋P12P11P10G9＋P12P11P10P9C8C16＝G16＋P16G15＋P16